Verarbeitung, Prüfung, Zuverlässigkeit

Im Rahmen der Veranstaltungsreihe des ZVE-Technologieforums wurde dieses Seminar am 23. Mai in Oberpfaffenhofen durchgeführt. Anknüpfend an das Vorgängerseminar „Verändern HDI-Leiterplatten die Baugruppenfertigung?“ sollte auch hier mittleren bis kleineren Unternehmen der Elektronikfertigung, die mittlerweile in hohem Maße zur Miniaturisierung und Erhöhung der Packungsdichte ihrer Flachbaugruppen Array-Bauelemente einsetzen, eine zusätzliche Informations- und Diskussionsmöglichkeit zu Fragen der Array-Verarbeitung in Reflowlötprozessen gegeben werden.

Prüfungen sind wesentliche Maßnahmen zur Qualitätssicherung. Elektrische Prüfungen wie In-Circuit- oder Funktionstests erfassen jedoch nur die Fehler, welche bereits zu einem lokalen Schaden geführt haben. Viele zuverlässigkeitsbestimmende Defekte wie Delaminationen, Löcher, Einschlüsse und Risse in Verbindungen können damit nicht erkannt werden. Berücksichtigt man noch, dass die Zahl der Verbindungen auf einer Baugruppe immer mehr zunimmt, wird der Zwang zum Einsatz ergänzender zerstörungsfreier Prüfverfahren deutlich. Während noch vor einigen Jahren die visuelle Inspektion die wichtigste und für die meisten Baugruppenhersteller auch einzige Möglichkeit zur Prüfung der Verbindungen einer Baugruppe war, werden heute zunehmend physikalische Verfahren eingesetzt. Treibende Kräfte sind die Erhöhung der Packungsdichte, die Zunahme verdeckter Verbindungen (BGA), der Einsatz neuer Werkstoffe und Werkstoffkombinationen sowie die Verfügbarkeit neuer Messprinzipien.

Eltroplan schuf mit dem neuen Firmengebäude nicht nur die Voraussetzungen, um seine Kunden noch besser bedienen und weiter expandieren zu können, sondern auch ein herausragendes Beispiel gelungener Industriearchitektur. Zudem wurde die Einweihungsfeier genutzt, um auch etwas für das Gemeinwohl zu tun. Denn alle sollen von Eltroplan und dem Neubau profitieren.

Fachkongress mit Fachausstellung „Die bleifreie Verbindungstechnik“ vom 25. bis 26. Mai 2000 in Waiblingen

„Die bleifreie Verbindungstechnik“ - eine hochkarätige Veranstaltung für ein stark interessiertes Fachpublikum vor „ausverkauftem“ Hause in bewährter ELECTONIC FORUM Professionalität mit einem besonders wichtigen Ansatz, der Erarbeitung von realistischen Umstiegsszenarios (roadmaps) als Entscheidungsvorlage zum Start von bleifreien Pilotprozessen und -Produkten. Wenn auch darüber diskutiert wurde, ob die EU-Direktive über die Elektronikschrott-Ordnung sinnvoll ist, bestand Einigkeit darüber, dass das Bleifrei-Szenario bereits zu einem offensiven Marketing-Instrument der amerikanischen und japanischen Elektronikindustrie geworden ist. Querlegen solle man sich aber gegen ein generelles Bleiverbot in Elektrogeräten.

12. Fachforum des OTTI-Technik-Kollegs zur Baugruppentechnologie am 15. und 16. Mai 2000 in Regensburg

Die Entwicklung der Baugruppe war Inhalt des zweitägigen Technologiekollegs von OTTI in Regensburg. Fach- und Führungskräfte aus der Elektronikindustrie beschäftigten sich mit den neuesten Entwicklungen auf dem Gebiet der Bauelemente, der Leiterplatten und der räumlich integrierten Strukturen, der modernen Verbindungstechnologien, wie dem Kleben und der Direktmontage von Flalbleiterchips. Neue SMD-Löttechnologien, die Zuverlässigkeit von Lötstellen, Anforderungen an die Bestücktechnik, moderne Test- und Prüfstrategie und Qualitätskonzepte wurden in einem breiten Vortragszyklus diskutiert.

HDI-Benchmarking
Jahresbericht 2000 des Fachverbandes Bauelemente der Elektronik auf der Homepage
Freiwillige Maßnahmen statt Stoffverbote !
Elektroproduktion 1999 mit gutem Ergebnis
Elektroindustrie im Aufschwung
ZVEI - Informationsblatt
zu Bachelor- und Master-Studiengängen
Termine des Fachverbands Bauelemente
der Elektronik und der EECA (Stand Juni 2000)
Halbleitermarkt in Deutschland - Mai 2000

Der Berliner Leiterplattenhersteller hmp HEIDENHAIN- MICROPRINT lud in diesem Frühjahr bereits zum vierten Mal zu einem Workshop für Kunden ein- Nachdem in den Verkaufsgebieten Süd und Nord in den vergangenen Jahren gute Erfahrungen mit dieser Art der Kundeninformation und -pflege gemacht wurden, bot hmp diesmal seinen Geschäftspartnern aus Berlin und den neuen Bundesländern die Möglichkeit, das Unternehmen kennenzulernen, über aktuelle Technologien zu diskutieren und Möglichkeiten zu erörtern, technische Herausforderungen durch frühzeitige Kooperation künftig noch besser zu lösen.

3. Symposium Leiterplattentechnologie der Ruwel Werke am 25./26. Juni 2000 in Geldern

Ursprünglich beabsichtigte die Ruwel-Gnippe ihre Hauptkunden nur in den electronica-freien Jahren zu einem geschäftsfordernden Gedankenaustausch nach Kleve an den Niederrhein einzuladen. Das außerordentlich positive Echo der ersten beiden Veranstaltungen und der unmittelbare Nutzen, der aus dem direkten Kontakt der verantwortlichen Mitarbeiter der OEMs mit dem Ruwel-Management in einer vom täglichen Termindruck freien und entspannten Atmosphäre erwächst, bewog Ruwel, das Leiterplatten- Symposium nunmehr jährlich durchzuführen.

Die Bell Labs von Lucent Technologies haben einen neuartigen Elektrolyten zum Verzinnen von Steckverbindern, Lötkugeln, Leiterplatten und Halbleiterbauelementen entwickelt, der gleichmäßige und glänzende Zinnschichten mit einer stabilen, grobkörnigen Struktur liefert. Die Abscheidungen enthalten nur sehr wenige organische Anteile und zeichnen sich daher durch hervorragende Dehnbarkeit und (Reflow-) Lötbarkeit aus. Der Elektrolyt ist in einem breiten Stromdichtebereich einsetzbar. Umfangreiche Studien zur Badalterung zeigen, daß die Eigenschaften der Schichten in Abhängigkeit von der Nutzungsdauer des Galvanisierbades stabil sind. Wie sich bereits in verschiedenen Fertigungsumgebungen gezeigt hat, lassen alle diese Merkmale auf ein sicheres Verfahren schließen. //
A novel tin plating electrolyte has been developed at
the Bell Labs, a part of Lucent Technologies Inc, in
the USA. It can be used to plate plug connectors, solder-balls, printed circuit boards and semiconductor assemblies, on which it forms a bright and uniform deposit, with stable coarse-grained structure. The deposits contain minimal amounts of embedded organics and are thus characterised by their excellent ductility and (reflow) solderability. The electrolyte can be used over a wide range ofcurrent m densities. Extensive studies of bath ageing confirm that deposit characteristics remain relatively stable over the life of the bath. After testing in a wide range of manufacturing environments, one can be confident that the process is extremely reliable and offers high yields.

Einweihung der neuen Fertigung der J.K.S. Leiterplatten GmbH in Hildesheim

Wenn auch die Globalisierung in aller Munde ist und jeder global player sein möchte, ohne die kleinen und mittleren Unternehmen wäre unsere Wirtschaft nicht lebensfähig. Einer dieser KMUs in der deutschen Leiterplattenszene ist die J.K.S. Leiterplatten GmbH in Hildesheim.

EITI-Seminar am 15. Juni 2000 in Stuttgart

Das Seminar gab erste Hinweise auf zukünftige Technologien in den Bereichen Basismaterialien, HDI-Substrat- und Mikroviaerzeugung sowie Bareboardtest. Bereits am Vortag traf sich die EITI-Award-Jury und wählte den Preisträger des EITI-Awards 2000. Am Vortag tagte auch das EITI-Steering-Komitee und bereitete die unmittelbar vor dem Seminar durchgeführte Mitgliederversammlung vor, über deren Ergebnisse im nächsten Heft berichtet werden wird.

Getreatete 10 Walzkupferfolie für flexible Schaltungen

Im weltweiten Markt lag die dünnste getreatete Kupferwalzfoliendicke bislang bei 17 pm (1/2 oz./fr). Die deutsche Schlenk Metallfolien GmbH & Co. KG. mit Sitz in Roth-Barnsdorf nahe Nürnberg bietet seit Anfang des Jahres getreatete Kupferwalzfolien in einer Dicke von 10 pm an. Das Unternehmen ist mit seinem Angebotsspektrum an sehr dünnen getreateten Walzfolien von 300pm bis hin unter zu 10pm auf die Lieferung in Nischenmärkte spezialisiert.
Schlenk ist derzeit europaweit der einzige Hersteller, der das Wissen über die Herstellung von dünnsten Walzfolien mit dem Wissen über das notwendige Cu-Treatment in einem Haus vereint und damit, neben vielen anderen Spezialitäten, auch dünnste Walzfolien mit ein- oder beidseitigem Cu-Treatmentfür Flexschaltungen fertigen kann

Die ehemalige Performance Polymers Division der Ciba Specialty Chemicals wurde zur Vantico AG

Wer kennt sie nicht, die fotosensitive Lötstoppmaske Probimer® oder den Innenlagen-Flüssigresist Probimage®? Es sind nur zwei, wenn auch die bekanntesten Produkte für die Leiterplattenindustrie aus dem Hause Ciba. Die Entwicklung der Probimer-Familie revolutionierte seinerzeit das Secondary Imaging und mit dem Flüssigresist Probimage hat Ciba der Anwendung von Trockenfilmresist bei der Bildübertragung auf Innenlagen den Rang abgelaufen. Der weltweite Erfolg beider Produkte ist nicht zuletzt darauf zurückzuführen, dass Ciba seit je dem Leiterplattenhersteller Systemlösungen lieferte, wie sie heute allgemein usus sind: mit der Chemie wurden gleichzeitig Anlagen in kunden- spezifischem Format angeboten.

In den letzten fünf Jahren hat sich der doppelseitige Walzauftrag von flüssigen Ätzresist zur Herstellung von Multilayer-Innenlagen als Fertigungsprozess weltweit als Alternative zum Laminieren von Trockenfilm etabliert. Dies wird durch folgende Fakten untermauert:
• Über 90 installierte Anlagen 

• Eingeführtes Fertigungsverfahren bei mehr als 
50 Leiterplattenherstellern 

• Anwendung in allen Schlüsselmärkten: Europa, 
USA, Japan, Taiwan, Korea, Singapur, etc.



Die neue Book to Bill Statistik ist da
Pressespiegel des VdL
VdL intensiviert die Kommunikation mit seinen Mitgliedern

Bei der Ausführung eines Designauftrages kommt immer wieder die Frage hoch, welche Informationen der Schaltungsentwickler oder Systementwickler mindestens oder überhaupt dem Leiterplatten- bzw. Baugruppendesigner mit übergeben sollte, damit letzterer in die Lage versetzt wird, ein EMV-gerechtes Design auszuführen. Sicherlich hängt der notwendige Umfang dieser Informationen einerseits entscheidend davon ab, wie umfangreich das EMV-Wissen des betreffenden Designers ist und wie eng als auch lange beide Seiten bereits Zusammenarbeiten.

Bericht über die Sitzung der FED-Regionalgruppe Düsseldorf bei der GED mbH in Hennef

Am 30.5.2000 trafen sich Mitglieder des FED Fachverband Elektronik-Design e.V. und einige Gäste zur ersten Sitzung der Regionalgruppe Düsseldorf des Jahres in Hennef an der Sieg. Hanno Platz, Geschäftsführer der GED Gesellschaft für Elektronik und Design mbH, moderierte in der Funktion des Regionalgruppenleiters die Veranstaltung, die im Sitzungsraum der GED stattfand.

Hanno Platz eröffnete die Veranstaltung mit der Begrüßung der Teilnehmer und dem Wunsch nach einem regen Erfahrungs- und Meinungsaustausch unter den FED-Mitgliedern während der Regionalgruppensitzungen und im FED-lntenetforum. Nach der Vorstellung der Referenten und der Vortragsthemen stellte er zunächst zur Information der an- wesenden Gäste die Angebote des FED an Leiterplattendesigner heraus und übergab dann das Wort an die Referenten.

Die GED Gesellschaft für Elektronik und Design mbH mit Sitz in Hennef an der Sieg bietet sich ihren Kunden als Competence Center für moderne Verbindungstechnologien an. High End-CAD-Leiterplattendesigns in aktuellen Leiterplattentechnologien bilden den Arbeitsschwerpunkt des Unternehmens. In zahlreichen anspruchsvollen Projekten konnten Erfahrungen in der Entflechtung von ein- und doppelseitigen Standardschaltungen bis komplexen 20 Lagen-Multilayer, Microvia-Leiterplatten, Flex-Schaltungen, Hybriden und Micro Chip Modulen gesammelt werden. Die technische Begleitung der anschließenden Leiterplattenherstellung und Baugruppenmontage vervollständigte diesen Erfahrungsschatz um wichtige Anwenderkenntnisse.

Das Thema „Powerplanes“ gehört zum Umfang des FED-Design-Grundkurses, der sich intensiv mit der Leiterplattentechnologie und ihren Einflüssen auf das CAD-Design befasst. Die Erfahrungen aus der Leiterplattenpraxis und den Diskussionen mit den Teilnehmer/innen des FED-Grundkurses sind hier zusammengefasst. Der Layouter sollte das Design der Powerplanes nicht unterschätzen und im Interesse eines zuverlässigeren Produkts sich nicht an der unteren Grenze der Toleranz bewegen. //
The theme "Power Planes ” is included in the syllabus of the basic FED "Design" course which is largely concerned with printed circuit board technology and its effects on CAD design. Practical experiences from pcb design and manufacture are reported, as are the summarised comments of the participants on this course. The layout designer should never underestimate the importance of powerplanes, and in order to ensure a reliably performing product, should take every precaution not to stray beyond the lower tolerance limits.

Einladung zur 8. FED-Konferenz Neuestes Know How in der Wagnerstadt Bayreuth
Elektronik-Design 2000 und Baugruppenfertigung 2000 (8. FED-Konferenz)
Begleitausstellung
FED-Veranstaltungskalender