ln der Elektronik und bei Elektronikprodukten erfolgen Innovationen in immer kürzeren Abständen. Treiber ist u. a. die zunehmende Integration im Halbleiterbereich. Diese führt zu neuen Bauformen und dadurch zu Änderungen in der Aufbau- und Verbindungstechnik. Was in dieser Hinsicht bereits im Gange ist und auf uns zukommt, wird ins besondere hinsichtlich des Designs dargelegt.//

In the electronics industry and the production pro- cesses it uses, innovations are being introduced at ever-shorter intervals. A major driver for this is the increased degree of integration found in semi- conductors. Thisresultsinnewdeviceformats, with implications for dowmtream assembly and inter- connectionoperations.Apreviewisofferedoffuture developments in the pipeline, especially its implications for the design of assemblies.

Vom 12. - 14. September 2002fand im Hotel Hilton, Berlin, die 10. FED-Konferenz Elektronik-Design, Leiterplatten und Baugruppen 2002 statt. Im Blickpunkt dieser mit ca. 350 Teilnehmern sehr gut be- suchten Jubiläumskonferenz standen „Zukunftsfähige Betriebe mit innovativen Technologien und Produkten" sowie die Weiterentwicklung des Fachverbandes Elektronik-Design e. V. (FED). Zudem präsentierte der FED die ersten zertifizierten FED-Designer und seinen zukünftigen Geschäftsführer. Insgesamt war die 10. FED-Konferenz ein Spiegelbild des Wandels im FED und in der Elektronik-Branche.

Nachrichten//Verschiedenes

KIC eröffnete erstes europäisches Büro

STATS verstärkte sein Führungsteam

Siemens VDO und Router Solutions GmbH schlossen Rahmenvertrag ab

Thilo Weber Geschäftsführer von HARTING Applied Technolgies

Neuigkeiten von der Cadilac Laser GmbH

Produktion und Qualitätswesen der B&B Sachsenelektronik unter neuer Leitung

Designer Kongress zur IPC Printed Circuit Expo 2003

Pac Tech installiert chemisch Ni/Au UBM-Linie in ihrer amerikanischen Tochterfirma

Shipley verstärkt Engagement in Optoelektronik

RUWEL erweitert Kapazität mit Millionen-Investition

AT&S beteiligt sich an Adcon

Trotz anhaltend schwachem Halbleitermarkt verzeichnet ESEC deutliche Steigerung im Bestellungseingang

Hans J. Michael verstorben

EKRA und FUJI Machine Manufacturing treffen OEM-Vereinbarung

Mentor Graphics und MACO bieten Designkit für ALIVH-Leiterplatten an

Vergleichsangebote von Leiterplatten-, Baugruppen- und Tastaturen-Herstellern

Ständig werden neue gesetzliche und andere Forderungen an die Unternehmen gestellt. Neue Forderun- gen an das Qualitätsmanagement stellen die neuen Standards ISO 9001:2000 und ISO/TS 16949:2002. Beide Normen verlangen u. a., dass alle relevanten Normen und Gesetze erfüllt werden. Die weitergehenden neuen Business bzw. Automotive Excellence Modelle fordern zudem Wirtschaftlichkeit und die Notwendigkeit, neben den Gesellschaftern auch Mitarbeiter und die Gesellschaft zufrieden zu stellen. Neue Forderungen werden vor allem aber in den Bereichen Umweltmanagement und Produktdesign gestellt.

Die Hersteller Elektronischer Bauelemente - und auf der nächst höheren Integrationsstufe die Hersteller Elektronischer Baugruppen - sehen sich einem zunehmenden Druck seitens ihrer Kunden ausgesetzt, Angaben zu den Inhaltsstoffen ihrer Produkten bereit zu stellen. Begründet werden die Ansinnen von den Kunden mit gesetzlichen Forderungen zur detaillierten Materialdeklaration, mit Stoffverboten und -beschränkungen der Europäischen Kommission sowie dem Informations- bedarf seitens der Recyclingindustrie.

Sitzung der FED-Regionalgruppe Düsseldorf bei der FELA Hilzinger GmbH in Solingen

Die FELA Hilzinger GmbH Leiterplattentechnik lud Mitglieder des FED Fachverband Elektronik- Design e.V. und einige Gäste zur zweiten Sitzung der Regionalgruppe Düsseldorf in diesem Jahr am 11. Juli 2002 ms Technologiezentrum Solingen ein. Hanno Platz moderierte in der Funktion des Regionalgruppenleiters einen interessanten Vortragsnachmittag.

Aktuelle Forschungsergebnisse aus AiF-Projekten

MID-Kalender

Ansprechpartner und Adressen

Two approachesfor developingfuture designs will he presented. A smart connector based on solid copper .substrate and a 3-D MID attempt was made. The investigation focused on the integra- tion ofsemiconductor components, connector and heat sink elements as well as circuit layout in an MID assembly. Possible MID manufacturing pro- cesses were identified and each process chain was investigatedfor its advantages and disadvantages. In the early design pha.se the two prototypes were assessed regarding material composition, energy use during the life cycle, and end oflifeproperties, in order to be able to provide a product with low environmental impact. Aset oftools, such as mate- rial assay, the Green Design Advisor (GDA), the Motorola Design for Environment tool, and Life Cycle Assessment (LCA) were used tofor this purpose.//

Für zukünftige Designs von intelligenten Steck- verbindungen in der Automobilelektronik werden zwei Lösungen vorgestellt, eine aufder Basis eines Kupfersubstrats und eine weitere als 3-D MID- Teil. Die Integration von Halbleiterkomponenten, Stecker und Heatsink-Elementen in einem MID- Aufbau wurden untersucht und mögliche MID- Herstellungsprozesse auf ihre Vor- und Nachteile    hin evaluiert. Um ein umweltfreundliches Produkt zu erhalten, wurden in der Designfrühphase die beiden Prototypen hinsichtlich Materialwahl, Energieverbrauch und Wiederverwertungseigenschaften beurteilt. Dazu wurden Werkzeuge wie der Green Design Advisor (GDA), Motorolas Porgrammefür Designfor Environment und Life Cycle Assessment eingesetzt.

Nach dem Mooreschen Gesetz nimmt die Leistungsfähigkeit der modernen Mikroelektronik seit den 70er Jahren alle 15 Jahre um drei Größenordnungen zu. Aufgrund der immer höheren Komple- xität der Produkte, insbesondere von SoCs (System on the Chip), stiegen die Testkosten in den letz- ten Jahren erheblich. Nach der im Jahr 2001 von der Semtech-Gruppe aktualisierten International Technology Roadmap for Semiconductors (ITRS) werden in ca. 10 Jahren die Testkosten pro Tran- sistor die Herstellungskosten übertreffen. Schon jetzt kostet eine Testzelle für komplexe SoC-Bau- steine (System on the chip) mehrere Mio. Euro.

Die Forschungsfabrik Nürnberg ist das Flaggschiff der High-Tech-Offensive für ganz Nordbayern. Sie wurde noch in der Umzugsphase am 20. Juni 2002 der Presse vorgestellt.

Auf der grössten Halbleiter-Fachmesse der Welt, der Semicon West in San Jose, Kalifornien/USA, präsentierte sich ESEC als ein führender Anbieter von Chip- montageautomaten und Systemlösungen mit innovativen Neuerungen u. a. einer neuen Bondkopf-Technologie für Wire Bonder und einer Die-Attach-Lösung mit erhöhter Positioniergenauigkeit.

Der vorliegende Artikel basiert auf einer Studie, die in Zusammenarbeit der größeren Unternehmen der schwedischen Verteidigungsindustrie durch- geführt wurde, um die Kenntnisse über neue Bauformen und Packagingtechnologien zu erweitern.//

This article is based on an exercise in which major Swedish companies involved in the Telecommuni- cations and Information industries participated, in order to widen the knowledge of new assembly formats and packaging technologies.

Deutsche IMAPS-Konferenz

Begleitende Ausstellung auf der Deutschen IMAPS Konferenz 2002 an der Technischen Universität München

Informationen zur 14th European Microelectronic and Packaging Conference & Exhibition EMPC 2003

Internet-Auftritt für die 14th European Microelectronic and Packaging Conference &Exhibition

Kontakte und Adressen des IMAPS-Vorstandes

TRONEX-Schneider: unentbehrliche Montagehilfen

Halbautomatischer Bonder 5432 für die Hochfrequenztechnik

Komfortabel Dosieren mit DIMA Dispensern

Automatischer Pull- und Sheartester 5600

Probes für Lötfehlertest an Fine Pitch ICs und BGAs

AAT Aston mit neuen Hochleistungs-Handlötsystemen sowie modularem Arbeitsplatzsystem

Neuer Tisch-Roboter mit vergrößertem Arbeitsbereich von GLT

Neues Leiterplatten-Reparaturtestsystem für die Prototypen- und Kleinserienfertigung

Am 2. und 3. Juli 2002 war es wieder soweit: In Furt-wangen fand der zweitägige TECS-Workshop zum Thema Testverfahren und Teststrategien in der Elektronik statt. Dabei drehte sich alles um die Frage: Wie können die Strategien zur Prüfung bestückter Leiterplatten optimiert werden?

Bob Willis, Electronic Presentation Services, Chelmsford, Essex, England, discusses the baking of PCBs. He explains among others a test to determine if a board requires baking and how baking is done well.//

Bob Willis, Electronic Presentation Services, Chelms- ord, Essex, England, diskutiert das Tempern von Leiterplatten. Er erläutert u. a. einen Test zur Bestimmung, ob eine Leiterplatte getempert werden muss, und wie das Tempern ausgeführt werden sollte.

Die sehr kleinen Chip-Scale-Packages und 0201- Gehäuse erschweren die Kontrolle des Lotpastenauftrags in besonderem Maße. Meist werden Fehler erst am Ende des Produktionsprozesses aufgedeckt, wenn schon hohe Kosten entstanden sind. Abhilfe schafft ein 3D-Laserscanner, der das Lotpastenvolumen als häufigste Fehlerquelle prüft.//

Because of their extremely small size, Chip-Scale- Packages and 0201 Packages makeprocess control of solder paste application exceedingly difficult. In most cases, defects show up only right at the end of the production process at which point the production costs are irrevocably committed. To minimise this, a 3D laser scanner can be used, which reports ofthe volume ofsolderpaste applied, this being the most commonsource ofdefects.

Den Stand der Dinge verdeutlichte das 9. Treffen des Fachkreises Bleifreie Elektronikbaugruppen (BFE) am 28. und 29. Mai 2002 beim ZVEl in Frankfurt am Main. Dr. Gundolf Reichelt, TechnoLab GmbH, Berlin, moderierte als BFE-Leiter die gemeinsam mit dem ZVEl organisierte Veranstaltung, bei der neben der Diskussion von BFE-Aktivitäten und -Projekten interessante Fachvorträge zur Bleifrei-Technik gehalten wurden, über die nachfolgend berichtet wird.

Eine aufwendige 3-D Röntgeninspektion von Lötstellen unter Area Array Packages kann bei weniger komplexen Baugruppen umgangen werden, wenn das Anschlusspad auf der Leiterplatte so gestaltet wird, dass es signifikant von der Kreisform abweicht. Typische Lötfehler wie offene Lötstellen oder unzureichende Benetzung können dann auch kostengünstig und zuverlässig mit 2-D Röntgeninspektion detektiert werden.

A time-consuming 3D X-ray inspection of solder pads beneath Area Array packages can be avoided, at least in the case of less complex assemblies, if the connector pad on the printed circuit board is configured such that it deviates significantly from a circular shape. Typical solder defects, such as incompletely covered solder deposits or inadequate wetting, can then be cost-effectively and reliably detected using 2D X-ray methods.

Stand der Technik

Die heute eingesetzten Spannrahmen für Metallschablonen arbeiten prinzipiell alle nach derselben Methode. Dabei werden Verbindungselemente, die als Haken oder Bolzen ausgebildet sind, in Blechöffnungen geführt, die dann die Spannkraft auf das Blech übertragen und für die Spannung der Schablone sorgen. Die Spannkraft wird wahlweise von einer Feder oder von einem pneumatischen Element erzeugt.